GRETSI'03 19e Colloque GRETSI
sur le traitement du signal et des images
Paris   8 - 11 septembre 2003
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Informations concernant l'article

Titre
Implémentation sur FPGA d'un turbo codeur-décodeur en blocs à haut-débit avec une faible complexité
Auteur(s)
Thomas Q. T. Ta Supelec - Equipe ETSN
Pierre Leray Supelec - Equipe ETSN
Annick Le Glaunec Supelec - Equipe ETSN
Références
vol. I, page 400
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Résumé

Ce papier présente une implémentation sur FPGA (Field Programmable Gate Array) d'un turbo codeur-décodeur en blocs de faible complexité pour des applications à haut débit (i.e. > 25Mbps). Le code retenu pour l'implémentation est le code produit BCH étendu (32, 26, 4)² (résultant de la concaténation de deux codes BCH étendus (32,26,4)). Les simulations en langage C et la synthèse en VHDL ont permis de montrer que l'utilisation de la structure itérative à traitement par blocs pour l'implémentation du turbo codeur-décodeur peut atteindre un débit de 50 Mbits/s tout en ayant une faible complexité (i.e. < 4500 éléments logiques).
Edition : Télécom-Paris -- 2003